数字逻辑基础关于触发器波形图的一道题
这是这题的答案，可是我不懂，K触发器的J不是相当于SET，K相当于RESET吗？为啥这个答案里当K为“1”的时候它反而就触发了呢？还是说主从触发器有啥别的说法？求指导~~~这个答案对吗？
我一直以为下降沿触发是看CP下降那一刻的状态的，这样的理解是不是有问题丫？( ⊙ o ⊙ )CP=1期间是采样的，画波形图是应该看采样一开始的那一刻的状态（也就是上升沿）吗？然后再在下降沿的时候反映出来？
照你的说法是只用看J的状态就好了，K就不用看了咩？还有啥叫主从触发器的状态有两个咩？求解~~~O(∩_∩)O谢谢哈~回答的好绝对给加分~~~
下降沿触发是指CP下降那一刻J的状态复制到Q（n+1）当中，当然也要看K的状态，如果K=J=0，就Q（n+1）就保持原来的状态，J=K=1，则Q(n+1)=~Q(n+1),这个忘记说了，如果J和K不相等，那么看J就可以了。触发器是有两个状态的，现态和次态，亦即Qn和Q（n+1），当下降沿的时候（在这里是下降沿），Q（n+1）复制到Qn中，而Q(n+1)则根据输入改变，如果J=k=0，保持原来的Q（n+1）不变，如果J=K=1，Q（n+1）=~Q（n+1），如果J不等于k，则Q（n+1）=j。你想想看，他叫主从触发器，当然就有主锁存器和从锁存器咯，主锁存器存放Q（n+1）的状态，从锁存器存放Q的状态，在时钟沿时主锁存器状态复制到从锁存器，而从锁存器状态输出，主锁存器的状态有J和K共同决定。两个锁存器构成触发器。
数字逻辑电路问题
波形图如下：此图是正确的。其中的逻辑关系，楼主可自己去归纳。楼主所写的驱动方程、输出方程，都是正确的。楼主画的波形，也都正确，只是没有画完。
数字逻辑电路,JK触发器问题
上面这张图的第2个触发器和第4个触发器的波形不懂画。下面是A,B输入和答案(第2,4看不懂)上面我写了Qn+1的逻辑表达式,哪里错了?我算不出答案的Q2和Q4的波形。输出Q反馈输入K,怎么... 上面这张图的第2个触发器和第4个触发器的波形不懂画。下面是A,B输入和答案(第2,4看不懂)上面我写了Qn+1的逻辑...
数字逻辑与数字系统中触发器的相关问题
2、Qn+1=J*\/Qn+\/K*Qn 3、一个JK触发器有两个稳态。4、翻转 5、时钟有效沿到来
数字逻辑电路求触发器输出波形
JK触发器特征方程： Qn = J*Q' + K' *Q；当 J=K=1 时，则 Qn = Q' ，即每个触发脉冲引起状态翻转一次；当 J=Q，K=Q' 时，则 Qn = Q，即状态保持不变，与触发脉冲无关；所以正确的波形是
数字逻辑 简答题 试画出下列触发器的输出波形 (设触发器的初态为0...
回答：我也忘记了= = 模电书翻出来对照着看吧
数字逻辑 时序电路分析
本题是 D 触发器：Q(n+1) = D 。而 D 与 X、Y、Q、Q' 有关：D = ( (X' Q)' ( YQ')' )'= X'Q + YQ'画波形图默认触发器初始状态为零，即：Q = 0 ，Q' = 1 。对初学者而言，这一题不简单，你对照 D、 Q 的逻辑关系，仔细琢磨波形图的含义。
数字逻辑求D触发器74LS74和JK触发器74LS112实现转换的电路图和接线图...
JK触发器转换为 D触发器；JK触发器转换为 T触发器；D触发器转换为JK触发器；
数字逻辑电路中 关于带异步复位电平触发器问题 到底是怎么看的 完全不...
这是一个异步清零的JK触发器，此题忽略元件延迟。输出信号Q和Q'只有在时钟上升沿发生变化（见时序图中Q和Q'，在J、K端发生变化时输出端并不立即发生变化）。清零信号高电平有效（见时序图中Rd=1时Q=0，Q'=1），由于是异步触发，清零信号有效时输出立即清零，无需等到时钟上升沿（见时序图中清零...
观察d触发器时序波形,示波器触发信号源及触发信号极性如何选择_百度...
1. 连接示波器探头:· 将 CH1 探头连接到时钟信号。· 将 CH2 探头连接到 D 触发器的 Q 输出端。2. 选择触发源:· 打开示波器的触发菜单，将触发源设为 CH1。·· 上图为普源精电DHO4000系列示波器触发界面 3. 选择触发类型和极性:· 如果 D 触发器在上升沿锁存数据，...
