数字逻辑电路中画电路的时序图怎么确定CLK是0还是1阿？？

如题所述

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这个很好判别，CLK波形高电平为1低电平为零。

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第1个回答 2017-06-28

CLK端子有小圆圈的是下降沿有效；没有小圆圈的是上升沿有效

第2个回答 2017-06-27

根据元器件的工作模式确定

第3个回答 2017-06-28

作为一个逻辑模块的时钟信号，是明确的，周期固定，占空比固定；
画其波形时，习惯上是先从低电平起，至于要画几个周期，就看要画几个输出量，尽量看到这些输出量都至少有个状态的变化；本回答被网友采纳

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